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ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＦＰＧＡ　ディジタル回路設計入門 貸出可

小林　和淑／監修 -- オーム社 -- ２０２３．１１

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所蔵場所 請求記号 資料コード 資料区分 帯出区分 状態
一般資料 549.7 /ｺﾊ/ 00112800697 図書 貸出可 利用可 iLisvirtual

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マーク種別 JPマーク
マーク番号 23920303
書名 ＳｙｓｔｅｍＶｅｒｉｌｏｇによるＦＰＧＡ　ディジタル回路設計入門
書名ヨミ システム　ヴェリログニ　ヨル　エフピージーエー　ディジタル　カイロ　セッケイ　ニュウモン
著者名 小林　和淑 ／監修, 小林　和淑 ／共著, 寺澤　真一 ／共著, 吉河　武文 ／共著, 塩見　準 ／共著, 門本　淳一郎 ／共著  
著者名ヨミ コバヤシ　カズトシ , コバヤシ　カズトシ , テラサワ　シンイチ , ヨシカワ　タケフミ , シオミ　ジュン , カドモト　ジュンイチロウ  
出版地 東京
出版者 オーム社
出版年 ２０２３．１１
頁数・図版 １８３ｐ
大きさ ２４ｃｍ
ISBN 4-274-23101-8 国立国会図書館 カーリル GoogleBooks
ISBN(新) 978-4-274-23101-8
本体価格 ３０００
NDC分類(8版) 549.7
NDC分類(9版) 549.7
件名 ハードウェア記述言語
著者紹介 【小林和淑】京都工芸繊維大学電気電子工学系教授。博士（工学）（京都大学）。〈おもな著書〉『ディジタル集積回路の設計と試作』（共著、培風館）など。（本データはこの書籍が刊行された当時に掲載されていたものです）

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※内容紹介、著者紹介は（株）日販図書館サービスおよび
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