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ＦＰＧＡ入門回路図とＨＤＬによるディジタル回路設計 貸出可

すすたわり／著 -- 秀和システム -- 2012.8

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所蔵場所 請求記号 資料コード 資料区分 帯出区分 状態
一般資料 549.7 /ｽｽ/ 00110900337 図書 貸出可 利用可 iLisvirtual

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マーク種別 JPマーク
マーク番号 22138785
書名 ＦＰＧＡ入門回路図とＨＤＬによるディジタル回路設計
書名ヨミ ｴﾌﾋﾟｰｼﾞｰｴｰ ﾆｭｳﾓﾝ ｶｲﾛｽﾞﾄ ｴｲﾁﾃﾞｨｰｴﾙﾆ ﾖﾙ ﾃﾞｨｼﾞﾀﾙ ｶｲﾛ ｾｯｹｲ
著者名 すすたわり ／著  
著者名ヨミ ｽｽﾀﾜﾘ  
出版地 東京
出版者 秀和システム
出版年 2012.8
頁数・図版 ５４９ｐ
大きさ ２４ｃｍ
一般注記 タイトル：ＦＰＧＡ入門回路図とＨＤＬによるディジタル回路設計　索引あり
ISBN 4-7980-3431-2 国立国会図書館 カーリル GoogleBooks WebcatPlus
ISBN(新) 978-4-7980-3431-7
本体価格 ４２００円
NDC分類(8版) 549.7
NDC分類(9版) 549.7
件名 集積回路
内容紹介 回路図がＦＰＧＡ開発を効率化。本書では、回路の動作を理解しやすい設計手法である、従来の回路図による設計を用いて、ＶＨＤＬ、Ｖｅｒｉｌｏｇ　ＨＤＬとの比較を行いながら、ディジタル回路の基礎を解説する。
著者紹介 １９７５年東京生まれ。２００５年筑波大学大学院博士課程システム情報工学研究科コンピュータ・サイエンス専攻修了。１２年３月まで同大学研究員。０９年より工学院大学情報通信工学科非常勤講師兼任。１０年よりＦＰＧＡ－ＣＡＦＥ／ＦａｂＬａｂ　Ｔｓｕｋｕｂａを運営。１２年（株）ＳＵＳＵＢＯＸ設立。現在、同社代表取締役。

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※内容紹介、著者紹介は（株）日販図書館サービスおよび
（株）トーハンのデータです。